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    [其他] CY2291第三代時鐘發生器

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    CY2291是第三代時鐘發生器系列。CY2291向上兼容行業標準ICD2023和ICD2028,提供傳統的高水平可定制功能,以滿足不同的時鐘同步系統。所有組件均為PC提供高度可配置的關閉功能板應用程序。四個可配置時鐘(CLKA-CLKD)中的每一個可以被分配30個頻率之一的任何組合。多個輸出配置具有相同或相關的頻率,具有低(<500 ps)偏移,實際上為重負載信號提供片上緩沖。



    CY2291可配置為5 V或3.3 V操作。內部ROM表使用EPROM技術,允許完全自定義輸出頻率。參考振蕩器設計用于10 MHz至25 MHz晶振,具有額外的靈活性,無需為此晶振提供外部元件。或者,外部參考時鐘可以使用1 MHz至30 MHz之間的頻率。使用32 kHz振蕩器的客戶必須連接到與32 kHz晶振并聯的10 M電阻。



    特征:



    三個集成的鎖相環

    EPROM可編程性

    工廠可編程(CY2291)或現場可編程(CY2291F)器件選項

    低偏移,低抖動,高精度輸出

    電源管理選項(關機,OE,暫停)

    頻率選擇選項

    CPUCLK順利旋轉

    可配置3.3 V或5 V操作

    20引腳SOIC封裝
    邏輯框圖:
    引腳圖:
    20引腳SOIC引腳排列

    功能概述,輸出配置:
    CY2291芯片上有五個獨立的頻率源。這些是32kHz振蕩器,參考振蕩器和三個鎖相環(PLL)。每個PLL都有一個特定的功能。系統PLL(SPLL)驅動CLKF輸出,并在可配置輸出上提供固定的輸出頻率。SPLL提供最多輸出分頻器選項。CPU PLL(CPLL)由選擇輸入(S0-S2)控制,以提供八個用戶可選擇的頻率和平滑的擺動頻率。Utility PLL(UPLL)提供最準確的時鐘。它通常用于其他頻率源提供的其他頻率。所有配置均為EPROM可編程,提供短路采樣和生產周期。
    省電功能:
    拉出時,SHUTDOWN / OE輸入三態輸出為低電平(32 kHz時鐘輸出不受影響)。如果系統被禁用,此引腳上的低電平也會關閉PLL,計數器,參考振蕩器和所有其他有效組件。VDD引腳上產生的電流小于50A,對于32 kHz子系統,最大值為15 15A,典型值為10A。離開關閉模式后,必須重新鎖定PLL。除32K外的所有輸出都具有較弱的下拉輸出,并且當它們說三個時不會浮動。S2 / SUSPEND輸入可配置為在低電平時關閉可自定義的輸出和/或PLL存儲區。除32K輸出外的所有PLL幾乎可以任意組合關閉。唯一的限制是,如果PLL關閉,則必須關閉從其導出的所有輸出。暫停PLL以關閉所有相關邏輯,同時簡單地暫停輸出強制三態條件。CPUCLK可以平滑地轉換(轉換)8 MHz和8 MHz之間的最大輸出頻率(5 V / 80 MHz時為100 MHz,商用溫度下為3.3 V)。此功能對于“綠色”PC和筆記本電腦應用非常有用,可以通過降低工作頻率來節省大量電能。此功能滿足所有486和奔騰處理器的擺動要求。
    CyClocks是一款易于使用的應用程序,允許您配置賽普拉斯提供的任何EPROM可編程時鐘。您可以指定輸入頻率,PLL和輸出頻率以及不同的功能選項。請注意,本數據表中的輸出頻率范圍可確保您在指定時保持在限制范圍內。CyClocks還具有功率計算功能,可讓您查看特定配置的功耗。
    所有輸出,占空比和上升/下降時間
    輸出三態時序[21]

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    沙發
    | 2019-9-26 00:07 | 只看該作者
    這么高級,貴不貴

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    板凳
    | 2019-10-3 10:31 | 只看該作者
    謝謝分享!

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    地板
    | 2019-10-12 08:41 | 只看該作者
    非常感謝樓主分享

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    5
    | 2019-10-12 08:48 | 只看該作者
    時鐘發生器主要應用在什么場合

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    6
    | 2019-10-12 09:07 | 只看該作者
    感謝樓主分享

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    7
    | 2019-10-12 09:36 | 只看該作者
    價格美麗不美麗?

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    8
    | 2019-10-12 09:40 | 只看該作者
    是dialog開發的芯片?

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    9
    | 2019-10-12 09:47 | 只看該作者
    通用性不錯啊

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    10
    | 2019-10-12 09:51 | 只看該作者
    這個芯片量產了嗎

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